Eléments de base de la logique séquentielle en électronique (2)

Un registre à décalage est un assemblage de bascules commandées par une horloge commune. Il sert à mémoriser momentanément une donnée binaire.

Le type de bascules utilisées dans les circuits de registres à décalage sont les bascules "D" ou les bascules "JK" selon l'application envisagée.

Le principe de fonctionnement d'un registre à décalage est basé sur la connexion de la sortie de chaque bascule à l'entrée de la bascule suivante.

Exemple d'un registre à décalage composé de quatre bascules "D". On dit que c'est un registre à quatre bits :

Considérez dans cet exemple que les sorties des bascules QA, QB, QC et QD sont initialement à l'état logique 0.

1. Une donnée 1 introduite à l'entrée DA de la première bascule A changera l'état logique de la sortie QA de 0 à 1 au premier signal de l'horloge.
2. Étant donné que la sortie QA est connectée directement à l'entrée DB de la deuxième bascule B, la sortie QB de cette deuxième bascule B sera à l'état logique 1 au deuxième signal de l'horloge.
3. Au troisième signal de l'horloge, la sortie QC de la troisième bascule C sera elle aussi à l'état logique 1, car son entrée DC était rendue à l'état logique 1 à la suite du deuxième signal de l'horloge.
4. Au quatrième signal de l'horloge, la sortie QD de la dernière bascule D passe de l'état logique 0 à l'état logique 1 puisque son entrée DD est passée de l'état logique 0 à l'état logique 1 au troisième signal de l'horloge.

La figure suivante schématise le fonctionnement d'un registre à décalage à quatre bascules "D" quand une donnée 1 est introduite dans la première bascule à partir de conditions initiales à l'état logique 0.

Schéma du fonctionnement d'un registre à décalage quand une donnée 1 est introduite à partir de conditions à l'état logique 0 :

Les registres à décalage sont utilisés dans les circuits numériques pour le transfert et le traitement des données binaires.

Dans la technologie TTL, les registres à décalage sont présents sous plusieurs formats offrant chacun des possibilités variées pour les effacements prioritaires ou le nombre d'entrées et de sorties.

Par exemple:

• Le registre à décalage 74164 qui est un registre à décalage de huit bits offrant une mise à 0 asynchrone,
• le registre à décalage 74194 à quatre bits qui offre quatre entrées et quatre sorties ainsi que deux commandes R (R = right) et L (L = left) pour spécifier un décalage à droite ou un décalage à gauche.

Dans la logique séquentielle, on utilise souvent les termes "état présent" et "état suivant" pour distinguer les états des sorties du circuit logique séquentiel d'un instant à un autre. Par définition, un circuit logique séquentiel possède un nombre fini et déterminé d'états logiques de ses sorties.

Le diagramme d'état est la représentation de tous les états logiques des sorties d'un circuit logique séquentiel en fonction du temps (instant présent, instant suivant) et des conditions de passage d'un état logique à un autre.

Le diagramme d'état représente pour le circuit séquentiel ce que représente la table de vérité pour un circuit logique combinatoire.

• Dans un diagramme d'état, un état est représenté par une ellipse ;
• Dans cette ellipse, sont marqués les états logiques des sorties sous la forme d'un code binaire.

Pour un circuit logique séquentiel, l'état logique des sorties sera codé sur autant de bits qu'il y a de sorties.

On utilise un code de quatre bits pour représenter les états logiques d'un circuit logique séquentiel possédant quatre sorties.

Les conditions de passage d'un état logique à un autre sont appelées transitions.

• Les transitions sont indiquées par des lignes reliant les ellipses des états impliqués.
• Les transitions sont les états logiques des entrées qui conditionnent le passage d'un état logique à un autre.
• Les transitions peuvent être codées, elles aussi, sur un nombre de bits égal au nombre des entrées conditionnelles.

Pour visualiser ce nouveau concept de diagramme d'état, reportez-vous à l'exemple du registre à décalage. Dans cet exemple, les états logiques du circuit logique séquentiel, qu'est le registre à décalage, sont les sorties QA, QB, QC et QD de chacune des quatre bascules. Les états du circuit logique séquentiel sont alors codés sur quatre bits. Les entrées, qui définissent les transitions d'un état logique à un autre, sont le signal de l'horloge T et la donnée introduite à l'entrée de la première bascule. Il faut remarquer que, dans cet exemple, la séquence obtenue à la figure 1.22 suppose que l'entrée de la première bascule est toujours demeurée à l'état logique 1.

La figure suivante montre le diagramme d'état de cet exemple.

Schéma du fonctionnement d'un registre à décalage quand une donnée 1 est introduite à partir de conditions à l'état logique 0 :

A partir de l'état initial (QA = 0, QB = 0, QC = 0 et QD = 0) du circuit logique séquentiel, quatre nouveaux états sont possibles. En utilisant le codage de la forme (QA QB QC QD), le passage de l'état (0000) à l'état (1000) est possible à la condition que DA soit à l'état logique 1 et que le signal de l'horloge soit à l'état logique 1.

Ainsi, avec un codage de la forme (DA T), cette condition s'écrit (11). C'est cette condition qui permet le passage de tout état logique à un autre dans l'exemple de la figure suivante.

Il faut remarquer que comme ce circuit logique séquentiel est un circuit synchrone, le passage d'un état à un autre est commandé par la condition d'entrée DA et par le signal de l'horloge T.

C'est pour cette raison que vous remarquez la présence de la flèche courbée avec la condition 10.

Cette flèche indique que l'état logique du circuit logique séquentiel restera le même tant et aussi longtemps que le signal de l'horloge est à l'état logique 0 bien que l'entrée DA soit à l'état logique 1.

Diagramme d'état de l'exemple du registre à décalage à quatre bits quand une donnée 1 est introduite à l'entrée de la première bascule :

Les compteurs sont des circuits numériques importants.

Ce sont des circuits logiques séquentiels qui assurent la fonction de comptage.

Ils sont constitués d'une suite de bascules raccordées en cascade (série ou parallèle) dont le nombre représente le nombre des bits du compteur.

Un état logique d'un compteur est composé de tous les états logiques des bascules du compteur.

Les compteurs peuvent être classifiés suivant plusieurs groupes :

• selon leur comptage maximal,
• de leur mode d'opération (synchrone ou asynchrone),
• et de leur mode de fonctionnement (permanent ou à arrêt automatique).

La suite du cours vous présentent deux exemples de compteurs commerciaux.

Compteur série :

Le compteur série est construit par la mise en cascade de plusieurs bascules "D". Le nombre de ces bascules détermine le nombre maximal que le compteur est capable de compter. Le compteur série fournit des valeurs décimales codées en binaires. Chaque bit de ces codes binaires correspond à la sortie d'une bascule "D".

Le nombre de bascules "D" utilisées dans la conception du compteur série détermine le nombre maximal de comptage :

• Ce nombre est égal à deux exposants le nombre de bascules utilisées, avec trois bascules, le nombre maximal des chiffres comptés à la sortie du compteur est 2 exposant 3 soit 8 (0 à 7 décimal).

La figure suivante montre le plan de raccordement d'un compteur série à trois bits.

Plan de raccordement d'un compteur série à trois bits :

Pour comprendre le mode de comptage de ce compteur série à trois bits, reportez-vous au chronogramme que montre la figure suivante.

Dans ce chronogramme, vous remarquez qu'à l'état initial, les sorties des bascules QA, QB et QC sont toutes à l'état logique 0. Ainsi, les sorties complémentaires des bascules ,  et  sont à l'état logique 1. Par conséquent, les entrées des bascules DA, DB et DC sont à l'état logique 1. Comme la bascule "D" ne réagit que sous le signal de l'horloge, les sorties restent inchangées jusqu'à l'arrivée de ce signal. A cette condition initiale correspond le code binaire (QC QB QA) = (000), donc 0 décimal.

Chronogramme d'un compteur série à trois bits :

Au premier signal de l'horloge T, qui est connectée à l'entrée T "horloge" de la bascule A, la sortie QA passe de l'état logique 0 à l'état logique 1. La sortie complémentaire  de la première bascule A passe à cet instant précis de l'état logique 1 à l'état logique 0. Comme cette sortie est connectée à l'entrée "horloge" de la deuxième bascule B, les deux sorties QB et QC demeurent inchangées parce que la bascule "D" ne réagit que sous le front montant du signal de l'horloge. La sortie du compteur se lit alors (001), ce qui correspond au décimal 1.

Au deuxième signal de l'horloge T, la sortie QA bascule à l'état logique 0 et, instantanément, la sortie complémentaire  de la bascule A passe de l'état logique 0 à l'état logique 1. Ce passage permet de changer l'état logique de la sortie QB de la bascule B, étant donné que le signal de l'horloge de la bascule B est . On a alors la sortie (QC QB QA) = (010), ce qui correspond au décimal 2.

Au troisième signal de l'horloge T, la sortie QA passe de l'état logique 0 à l'état logique 1 et  de l'état logique 1 à l'état logique 0. La sortie QB demeure à l'état logique 1 et , à l'état logique 0. L'entrée DB de la bascule B est alors à l'état logique 0. A cet instant, la sortie QC de la troisième bascule C est encore à l'état logique 0. Sa sortie complémentaire  est à l'état logique 1 ainsi que son entrée DC puisqu'elle est directement raccordée à . La séquence lue à la sortie du compteur est (QC QB QA) = (011), qui correspond au décimal 3.

Au quatrième signal de l'horloge T, la sortie QA bascule de l'état logique 1 à l'état logique 0 alors que  passe de l'état logique 0 à l'état logique 1. Ce passage force la sortie QB de la deuxième bascule B à passer de l'état logique 1 à l'état logique 0 et force la sortie complémentaire  à passer de l'état logique 0 à l'état logique 1. Étant donné que cette sortie commande l'horloge de la troisième bascule C, la sortie QC de cette bascule passe de l'état logique 0 à l'état logique 1. La séquence lue à la sortie du compteur est alors (QC QB QA) = (100), ce qui correspond au décimal 4. Le comptage se poursuit ainsi de suite jusqu'à la séquence binaire (QC QB QA) = (111), ce qui correspond au décimal 7. Au huitième signal de l'horloge T, les sorties QA, QB et QC reviennent toutes à l'état logique 0 et le cycle reprend à partir du début.

Les inconvénients majeurs d'un compteur série proviennent du comportement asynchrone et du délai de propagation qui existe au cours des basculements successifs. Ceci est dû au branchement des sorties complémentaires de chaque bascule à l'entrée "horloge" de la bascule de l'étage supérieur.

Compteur parallèle :

Un compteur parallèle est un compteur synchrone qui compte de telle façon que la valeur binaire des bits de codage croît ou décroît d'une unité à la fois.

Ce compteur est appelé compteur parallèle parce qu'il est réalisé à partir d'un branchement en cascade de bascules "JK" avec une entrée "horloge" commune et identique pour toutes les bascules. Ce compteur présente alors un comportement synchrone.

La figure suivante montre le circuit de montage d'un compteur parallèle à trois étages.

Circuit de montage d'un compteur parallèle à trois étages :

L'exemple de ce compteur parallèle à trois étages permet un comptage de 0 à 7 en décimal, ceci correspond aux séquences binaires (000) à (111).

Le chronogramme de la figure suivante présente le fonctionnement de comptage de ce type de compteur.

Chronogramme d'un compteur parallèle à trois étages :

Les séquences à la sortie de ce compteur sont codées par les sorties QC, QB et QA des trois bascules "JK" utilisées dans la conception de ce compteur ; les entrées JA et KA étant raccordées initialement à l'entrée binaire 1.

D'après le mode de fonctionnement de la bascule "JK", la sortie QA de la bascule A passe de l'état logique 0, son état logique initial, à l'état logique 1 au front montant du premier signal de l'horloge. Les sorties QB et QC demeurent alors à leur état logique initial, soit l'état logique 0.La séquence fournie à la sortie de ce compteur est donc (QC QB QA) = (001) au premier signal de l'horloge. Le raccordement de la sortie QA de la bascule A aux entrées JB et KB de la bascule B fait passer ces entrées à l'état logique 1 en attendant le front montant du signal de l'horloge.

Au deuxième signal de l'horloge, la sortie QA de la bascule A passe de l'état logique 1 à l'état logique 0 parce que ses entrées JA et KA sont toujours à l'état logique 1. La sortie QB de la bascule B passe à l'état logique 1. L'état logique de la sortie QC de la bascule C demeure à 0 puisque ses entrées JC et KC sont à l'état logique 0. En effet, les entrées JC et KC sont le résultat de la multiplication logique ("ET") des sorties QA et QB des bascules A et B. La séquence obtenue à la sortie de ce compteur se lit comme (QC QB QA) = (010), ce qui correspond au décimal 2.

Au troisième signal de l'horloge, la sortie QA bascule de l'état logique 0 à l'état logique 1. La sortie QB de la bascule B demeure à l'état logique 1 puisque ses entrées JB et KB étaient à l'état logique 0 avant l'avènement de ce troisième signal de l'horloge. A partir de ce moment, c'est-à-dire après le troisième signal de l'horloge, les entrées JB et KB de la bascule B sont à l'état logique 1, en attente du prochain front montant du signal de l'horloge pour faire basculer la sortie QB de l'état logique 1 à l'état logique 0. Les entrées JC et KC de la bascule C sont alors à l'état logique 1, en attente du prochain front montant du signal de l'horloge qui fera passer la sortie QC de l'état logique 0 à l'état logique 1. La séquence obtenue à la sortie de ce compteur se lit comme (QC QB QA) = (011), ce qui correspond au décimal 3.

Au quatrième signal de l'horloge, la sortie QA bascule de l'état logique 1 à l'état logique 0, QB de l'état logique 1 à l'état logique 0 et la sortie QC de l'état logique 0 à l'état logique 1. La séquence collectée à la sortie de ce compteur se lit comme (QC QB QA) = (100), ce qui correspond au décimal 4.

Le cycle se poursuit jusqu'au compte final de (111), ce qui correspond au décimal 7, pour reprendre ensuite à la séquence initiale (000).

A la suite de cette étude, vous devriez retenir plus particulièrement les points suivants :

- Dans une bascule "RS", l'entrée S permet de mettre la sortie Q à l'état logique 1 alors que l'entrée R la remet à l'état logique 0.

- La bascule "RS" produit deux sorties inversées l'une par rapport à l'autre : Q et . Si Q est à l'état logique 1,  est à l'état logique 0. Si Q est à l'état logique 0,  est à l'état logique 1.

- Quand les deux entrées S et R d'une bascule "RS" sont toutes les deux à l'état logique 0, les sorties Q et  conservent leurs états logiques.

- Quand l'entrée S est à l'état logique 0 alors que l'entrée R est à l'état logique 1, la sortie Q de la bascule "RS" passe à l'état logique 0.

- Quand l'entrée S est à l'état logique 1 alors que l'entrée R est à l'état logique 0, la sortie Q de la bascule "RS" passe à l'état logique 1.

- Si les deux entrées S et R d'une bascule "RS" sont toutes les deux à l'état logique 1, le comportement de la sortie est imprévisible.

- La bascule "RS" peut être synchronisée par l'ajout de deux portes "ET" au circuit initial. On obtient alors une bascule "RST" où les changements des états logiques des sorties sont synchronisés avec le signal d'une horloge.

- Une bascule "D" possède deux bornes d'entrée ; D pour les données et T pour le signal de l'horloge. La bascule "D" est une bascule synchrone.

- La bascule "D" fournit deux sorties inversées l'une par rapport à l'autre Q et .

- La sortie Q d'une bascule "D" prend l'état logique de la donnée présente à son entrée. Le changement de l'état logique de la sortie Q s'effectue en synchronisme avec le signal d'une horloge.

- La bascule "JK" possède deux entrées de données J et K, une entrée T pour le signal de l'horloge ainsi que deux entrées asynchrones S et R. Elle possède deux sorties inversées l'une par rapport à l'autre : Q et .

- La bascule "JK" peut fonctionner aussi bien en mode asynchrone qu'en mode synchrone.

- Le mode de fonctionnement synchrone d'une bascule "JK" est obtenu quand les deux entrées S et R sont toutes les deux à l'état logique 1. Dans ce mode de fonctionnement, les sorties Q et  conservent leurs états logiques quand les entrées J et K sont toutes les deux à l'état logique 0. Si l'entrée J est à l'état logique 0 alors que l'entrée K est à l'état logique 1, la sortie Q passe à l'état logique 0. Si l'entrée J est à l'état logique 1 alors que l'entrée K est à l'état logique 0, la sortie Q se met à l'état logique 1. Quand les deux entrées J et K sont toutes les deux à l'état logique 1, les états logiques des sorties Q et  basculent vers les états logiques opposés.

- Les entrées S et R d'une bascule "JK" ne doivent jamais être toutes les deux à l'état logique 0. Quand l'entrée S est à l'état logique 0, la sortie Q se met à l'état logique 0. Quand l'entrée S est à l'état logique 1, la sortie Q passe à l'état logique 1.

- Un registre à décalage est un assemblage de bascules commandées par une horloge commune.

- Dans un registre à décalage, une donnée introduite à l'entrée de la première bascule se propage dans les bascules suivantes à chaque signal de l'horloge.

- Le diagramme d'état est une représentation graphique de tous les états logiques possibles d'un circuit séquentiel.

- Chaque état logique est schématisé par une ellipse dans un diagramme d'état. Le passage d'un état logique à un autre est soumis à une condition de passage appelée transition.

- Les compteurs sont des circuits logiques séquentiels qui assurent la fonction de comptage binaire.

- Un compteur série est réalisé par la mise en cascade de plusieurs bascules "D". Seule la première bascule "D" est connectée au circuit de l'horloge. Les entrées "horloge" des autres bascules "D" sont constituées par les sorties inversées de la bascule précédente.

- Un compteur parallèle est réalisé par la mise en cascade de plusieurs bascules "JK". Les entrées "horloge" de toutes les bascules sont connectées à un circuit d'horloge commun.